/* Copyright (c) 2025 Beijing Semidrive Technology Corporation
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 */
/** *****************************************************************************************************
 *  \file     Dma_Reg.h                                                                                 *
 *  \brief    This file contains interface header for CAN MCAL driver, ...                              *
 *                                                                                                      *
 * <table>                                                                                              *
 * <tr><th>Date           <th>Version                                                                   *
 * <tr><td>2023/07/17     <td>1.0.0                                                                     *
 * </table>                                                                                             *
 *******************************************************************************************************/

#ifndef DMA_REG_H
#define DMA_REG_H

#ifdef __cplusplus
extern "C" {
#endif

/********************************************************************************************************
 *                                 Core Global Macro definition                                         *
 *******************************************************************************************************/
#define DMA_IP_CORE_COMMON_CONFIG_REG                                   (0x00U)
#define DMA_IP_CORE_AXI_WR_TURBO_EN_FIELD_OFFSET                        (0U)
#define DMA_IP_CORE_AXI_WR_TURBO_EN_FIELD_SIZE                          (1U)
#define DMA_IP_CORE_AHB_RW_TURBO_EN_FIELD_OFFSET                        (1U)
#define DMA_IP_CORE_AHB_RW_TURBO_EN_FIELD_SIZE                          (1U)
#define DMA_IP_CORE_AXI_RD_TURBO_EN_FIELD_MASK                          (0x4U)
#define DMA_IP_CORE_AXI_RD_TURBO_EN_FIELD_OFFSET                        (2U)
#define DMA_IP_CORE_AXI_RD_TURBO_EN_FIELD_SIZE                          (1U)

#define DMA_IP_CORE_CHANNEL_IRQ_STATUS_REG                              (0x90U)

#define DMA_IP_CORE_GENERIC_TIMER_DIV_REG                               (0x04U)
#define DMA_IP_CORE_GENERIC_TIMER_PRE_DIV_FIELD_MASK                    (0xFFFFU)
#define DMA_IP_CORE_GENERIC_TIMER_PRE_DIV_FIELD_OFFSET                  (0U)
#define DMA_IP_CORE_GENERIC_TIMER_PRE_DIV_FIELD_SIZE                    (16U)
#define DMA_IP_CORE_GENERIC_TIMER_PRE_DIV_FIELD(x)                      ((uint32)(x) & DMA_IP_CORE_GENERIC_TIMER_PRE_DIV_FIELD_MASK)
#define DMA_IP_CORE_GENERIC_TIMER_DIV_LOCK_FIELD_MASK                   (0x80000000U)
#define DMA_IP_CORE_GENERIC_TIMER_DIV_LOCK_FIELD_OFFSET                 (31U)
#define DMA_IP_CORE_GENERIC_TIMER_DIV_LOCK_FIELD_SIZE                    (1U)

#define DMA_IP_CORE_GENERIC_TIMER0_REG                                  (0x08U)
#define DMA_IP_CORE_GENERIC_TIMER_OVERFLOW_FIELD_MASK                   (0xFFFFU)
#define DMA_IP_CORE_GENERIC_TIMER_OVERFLOW_FIELD_OFFSET                 (0U)
#define DMA_IP_CORE_GENERIC_TIMER_OVERFLOW_FIELD_SIZE                   (16U)
#define DMA_IP_CORE_GENERIC_TIMER_OVERFLOW_FIELD(x)                     ((uint32)(x) & DMA_IP_CORE_GENERIC_TIMER_OVERFLOW_FIELD_MASK)
#define DMA_IP_CORE_GENERIC_TIMER_EN_FIELD_MASK                         (0x10000U)
#define DMA_IP_CORE_GENERIC_TIMER_EN_FIELD_OFFSET                       (16U)
#define DMA_IP_CORE_GENERIC_TIMER_EN_FIELD_SIZE                         (1U)
#define DMA_IP_CORE_GENERIC_TIMER_EN_FIELD(x)                           (((uint32)(((uint32)(x)) << DMA_IP_CORE_GENERIC_TIMER_EN_FIELD_OFFSET)) & DMA_IP_CORE_GENERIC_TIMER_EN_FIELD_MASK)
#define DMA_IP_CORE_GENERIC_TIMER_LOCK_FIELD_MASK                       (0x80000000U)
#define DMA_IP_CORE_GENERIC_TIMER_LOCK_FIELD_OFFSET                     (31U)
#define DMA_IP_CORE_GENERIC_TIMER_LOCK_FIELD_SIZE                       (1U)

#define DMA_IP_CORE_GENERIC_TIMER1_REG                                  (0x0CU)
#define DMA_IP_CORE_GENERIC_TIMER1_OVERFLOW_FIELD_OFFSET                (0U)
#define DMA_IP_CORE_GENERIC_TIMER1_OVERFLOW_FIELD_SIZE                  (16U)
#define DMA_IP_CORE_GENERIC_TIMER1_EN_FIELD_OFFSET                      (16U)
#define DMA_IP_CORE_GENERIC_TIMER1_EN_FIELD_SIZE                        (1U)
#define DMA_IP_CORE_GENERIC_TIMER1_LOCK_FIELD_OFFSET                    (31U)
#define DMA_IP_CORE_GENERIC_TIMER1_LOCK_FIELD_SIZE                      (1U)

#define DMA_IP_CORE_GENERIC_TIMER2_REG                                  (0x10U)
#define DMA_IP_CORE_GENERIC_TIMER2_OVERFLOW_FIELD_OFFSET                (0U)
#define DMA_IP_CORE_GENERIC_TIMER2_OVERFLOW_FIELD_SIZE                  (16U)
#define DMA_IP_CORE_GENERIC_TIMER2_EN_FIELD_OFFSET                      (16U)
#define DMA_IP_CORE_GENERIC_TIMER2_EN_FIELD_SIZE                        (1U)
#define DMA_IP_CORE_GENERIC_TIMER2_LOCK_FIELD_OFFSET                    (31U)
#define DMA_IP_CORE_GENERIC_TIMER2_LOCK_FIELD_SIZE                      (1U)

#define DMA_IP_CORE_GENERIC_TIMER3_REG                                  (0x14U)
#define DMA_IP_CORE_GENERIC_TIMER3_OVERFLOW_FIELD_OFFSET                (0U)
#define DMA_IP_CORE_GENERIC_TIMER3_OVERFLOW_FIELD_SIZE                  (16U)
#define DMA_IP_CORE_GENERIC_TIMER3_EN_FIELD_OFFSET                      (16U)
#define DMA_IP_CORE_GENERIC_TIMER3_EN_FIELD_SIZE                        (1U)
#define DMA_IP_CORE_GENERIC_TIMER3_LOCK_FIELD_OFFSET                    (31U)
#define DMA_IP_CORE_GENERIC_TIMER3_LOCK_FIELD_SIZE                      (1U)

#define DMA_IP_CORE_TIMEOUT_CTRL_REG                                    (0x60U)
#define DMA_IP_CORE_TIMEOUT_CTRL_VALUE_FIELD_OFFSET                     (0U)
#define DMA_IP_CORE_TIMEOUT_CTRL_VALUE_FIELD_SIZE                       (24U)
#define DMA_IP_CORE_TIMEOUT_CTRL_EN_FIELD_OFFSET                        (24U)
#define DMA_IP_CORE_TIMEOUT_CTRL_EN_FIELD_SIZE                          (1U)

#define DMA_IP_CORE_HACK_START_ADDRESS_REG                              (0x130U)
#define DMA_IP_CORE_HACK_ADDRESS_FIELD_MASK                             (0x0FFFFFFFU)
#define DMA_IP_CORE_HACK_ADDRESS_SHIFT                                  (0x4U)
#define DMA_IP_CORE_HACK_ADDRESS_FIELD_OFFSET                           (0U)
#define DMA_IP_CORE_HACK_ADDRESS_FIELD_SIZE                             (28U)
#define DMA_IP_CORE_HACK_SIZE_FIELD_OFFSET                              (28U)
#define DMA_IP_CORE_HACK_SIZE_FIELD_SIZE                                (4U)

#define DMA_IP_CORE_HACK_CTRL_REG                                       (0x134U)
#define DMA_IP_CORE_HACK_ENABLE_FIELD_MASK                              (0x01U)
#define DMA_IP_CORE_HACK_ENABLE_FIELD_OFFSET                            (0U)
#define DMA_IP_CORE_HACK_ENABLE_FIELD_SIZE                              (1U)
#define DMA_IP_CORE_HACK_CRC_STRIP_DISABLE_FIELD_MASK                   (0x02U)
#define DMA_IP_CORE_HACK_CRC_STRIP_DISABLE_FIELD_OFFSET                 (1U)
#define DMA_IP_CORE_HACK_CRC_STRIP_DISABLE_FIELD_SIZE                   (1U)

#define DMA_IP_CORE_HACK_DES2_REG                                       (0x138U)
#define DMA_IP_CORE_HACK_DES2_DATA_FIELD_MASK                           (0x0003FFFFU)
#define DMA_IP_CORE_HACK_DES2_DATA_FIELD_OFFSET                         (0U)
#define DMA_IP_CORE_HACK_DES2_DATA_FIELD_SIZE                           (18U)

#define DMA_IP_CORE_HACK_DES3_REG                                       (0x13CU)
#define DMA_IP_CORE_HACK_DES3_DATA_FIELD_MASK                           (0x0003FFFFU)
#define DMA_IP_CORE_HACK_DES3_DATA_FIELD_OFFSET                         (0U)
#define DMA_IP_CORE_HACK_DES3_DATA_FIELD_SIZE                           (18U)

#define DMA_IP_CORE_INT_CLR_REG                                         (0x7E4U)
#define DMA_IP_CORE_CONT_DMA_INT_CLR_REG                                (0x7F4U)
/********************************************************************************************************
 *                                Channel Global Macro definition                                       *
 *******************************************************************************************************/
#define DMA_IP_CHANNEL_CONFIG_REG                                       (0x00U)
#define DMA_IP_CH_CFG_STOP_FIELD_OFFSET                                 (0U)
#define DMA_IP_CH_CFG_STOP_FIELD_SIZE                                   (1U)
#define DMA_IP_CH_CFG_FLUSH_FIELD_OFFSET                                (1U)
#define DMA_IP_CH_CFG_FLUSH_FIELD_SIZE                                  (1U)
#define DMA_IP_CH_CFG_REQUEST_FLUSH_FIELD_OFFSET                        (2U)
#define DMA_IP_CH_CFG_REQUEST_FLUSH_FIELD_SIZE                          (1U)
#define DMA_IP_CH_CFG_HALT_FIELD_OFFSET                                 (3U)
#define DMA_IP_CH_CFG_HALT_FIELD_SIZE                                   (1U)
#define DMA_IP_CH_CFG_EN_FIELD_OFFSET                                   (4U)
#define DMA_IP_CH_CFG_EN_FIELD_SIZE                                     (1U)
#define DMA_IP_CH_CFG_RESUME_FIELD_OFFSET                               (5U)
#define DMA_IP_CH_CFG_RESUME_FIELD_SIZE                                 (1U)
#define DMA_IP_CH_CFG_ABORT_FIELD_OFFSET                                (6U)
#define DMA_IP_CH_CFG_ABORT_FIELD_SIZE                                  (1U)
#define DMA_IP_CH_CFG_CHANNEL_LINK_MODE_FIELD_OFFSET                    (8U)
#define DMA_IP_CH_CFG_CHANNEL_LINK_MODE_FIELD_SIZE                      (1U)
#define DMA_IP_CH_CFG_VMID_LOCK_FIELD_OFFSET                            (9U)
#define DMA_IP_CH_CFG_VMID_LOCK_FIELD_SIZE                              (1U)

#define DMA_IP_CH_PORT_CONFIG_REG                                       (0x04U)
#define DMA_IP_CH_PORT_CFG_WQOS_FIELD_OFFSET                            (0U)
#define DMA_IP_CH_PORT_CFG_WQOS_FIELD_SIZE                              (4U)
#define DMA_IP_CH_PORT_CFG_RQOS_FIELD_OFFSET                            (4U)
#define DMA_IP_CH_PORT_CFG_RQOS_FIELD_SIZE                              (4U)
#define DMA_IP_CH_PORT_CFG_TIMEOUT_VALUE_FIELD_MASK                     (0xF00U)
#define DMA_IP_CH_PORT_CFG_TIMEOUT_VALUE_FIELD_OFFSET                   (8U)
#define DMA_IP_CH_PORT_CFG_TIMEOUT_VALUE_FIELD_SIZE                     (4U)
#define DMA_IP_CH_PORT_CFG_TIMEOUT_VALUE_FIELD(x)                       (((uint32)(((uint32)(x)) << DMA_IP_CH_PORT_CFG_TIMEOUT_VALUE_FIELD_OFFSET)) & DMA_IP_CH_PORT_CFG_TIMEOUT_VALUE_FIELD_MASK)
#define DMA_IP_CH_PORT_CFG_PRE_DIV_FIELD_MASK                           (0x7000U)
#define DMA_IP_CH_PORT_CFG_PRE_DIV_FIELD_OFFSET                         (12U)
#define DMA_IP_CH_PORT_CFG_PRE_DIV_FIELD_SIZE                           (3U)
#define DMA_IP_CH_PORT_CFG_PRE_DIV_FIELD(x)                             (((uint32)(((uint32)(x)) << DMA_IP_CH_PORT_CFG_PRE_DIV_FIELD_OFFSET)) & DMA_IP_CH_PORT_CFG_PRE_DIV_FIELD_MASK)
#define DMA_IP_CH_PORT_CFG_TIMEOUT_EN_FIELD_MASK                        (0x8000U)
#define DMA_IP_CH_PORT_CFG_TIMEOUT_EN_FIELD_OFFSET                      (15U)
#define DMA_IP_CH_PORT_CFG_TIMEOUT_EN_FIELD_SIZE                        (1U)
#define DMA_IP_CH_PORT_CFG_TIMEOUT_EN_FIELD(x)                          (((uint32)(((uint32)(x)) << DMA_IP_CH_PORT_CFG_TIMEOUT_EN_FIELD_OFFSET)) & DMA_IP_CH_PORT_CFG_TIMEOUT_EN_FIELD_MASK)
#define DMA_IP_CH_PORT_CFG_CSEL_FIELD_OFFSET                            (16U)
#define DMA_IP_CH_PORT_CFG_CSEL_FIELD_SIZE                              (8U)
#define DMA_IP_CH_PORT_CFG_GTIMER_SEL_FIELD_MASK                        (0x3000000U)
#define DMA_IP_CH_PORT_CFG_GTIMER_SEL_FIELD_OFFSET                      (24U)
#define DMA_IP_CH_PORT_CFG_GTIMER_SEL_FIELD_SIZE                        (2U)
#define DMA_IP_CH_PORT_CFG_GTIMER_SEL_FIELD(x)                          (((uint32)(((uint32)(x)) << DMA_IP_CH_PORT_CFG_GTIMER_SEL_FIELD_OFFSET)) & DMA_IP_CH_PORT_CFG_GTIMER_SEL_FIELD_MASK)
#define DMA_IP_CH_PORT_CFG_PSPDIS_FIELD_OFFSET                          (28U)
#define DMA_IP_CH_PORT_CFG_PSPDIS_FIELD_SIZE                            (1U)
#define DMA_IP_CH_PORT_CFG_LOCK_FIELD_OFFSET                            (31U)
#define DMA_IP_CH_PORT_CFG_LOCK_FIELD_SIZE                              (1U)

#define DMA_IP_CH_SOFTWARE_HANDSHAKE_REG                                (0x08U)
#define DMA_IP_CH_SW_HS_REQ_FIELD_OFFSET                                (0U)
#define DMA_IP_CH_SW_HS_REQ_FIELD_SIZE                                  (1U)

#define DMA_IP_CH_PROGRAMM_SEQUENCE_CTRL_REG                            (0x0CU)
#define DMA_IP_CH_PROG_SEQ_CTRL_PS_CNT_FIELD_OFFSET                     (0U)
#define DMA_IP_CH_PROG_SEQ_CTRL_PS_CNT_FIELD_SIZE                       (8U)

#define DMA_IP_CH_DATA_RD_CRC_INITIAL_VALUE_REG                         (0x10U)
#define DMA_IP_CH_DATA_RD_CRC_INIT_VAL_INITVAL_FIELD_OFFSET             (0U)
#define DMA_IP_CH_DATA_RD_CRC_INIT_VAL_INITVAL_FIELD_SIZE               (32U)

#define DMA_IP_CH_DATA_WR_CRC_INITIAL_VALUE_REG                         (0x14U)
#define DMA_IP_CH_DATA_WR_CRC_INIT_VAL_INITVAL_FIELD_OFFSET             (0U)
#define DMA_IP_CH_DATA_WR_CRC_INIT_VAL_INITVAL_FIELD_SIZE               (32U)

#define DMA_IP_CH_SOURCE_ADDRESS_REG                                    (0x20U)
#define DMA_IP_CH_SRC_ADDR_SRC_ADR_FIELD_MASK                           (0xFFFFFFFFU)
#define DMA_IP_CH_SRC_ADDR_SRC_ADR_FIELD_OFFSET                         (0U)
#define DMA_IP_CH_SRC_ADDR_SRC_ADR_FIELD(x)                             (((uint32)(((uint32)(x)) << DMA_IP_CH_SRC_ADDR_SRC_ADR_FIELD_OFFSET)) & DMA_IP_CH_SRC_ADDR_SRC_ADR_FIELD_MASK)
#define DMA_IP_CH_SRC_ADDR_SRC_ADR_FIELD_SIZE                           (32U)

#define DMA_IP_CH_DESTINATION_ADDRESS_REG                               (0x24U)
#define DMA_IP_CH_DST_ADDR_DST_ADR_FIELD_MASK                           (0xFFFFFFFFU)
#define DMA_IP_CH_DST_ADDR_DST_ADR_FIELD_OFFSET                         (0U)
#define DMA_IP_CH_SRC_ADDR_DST_ADR_FIELD(x)                             (((uint32)(((uint32)(x)) << DMA_IP_CH_DST_ADDR_DST_ADR_FIELD_OFFSET)) & DMA_IP_CH_DST_ADDR_DST_ADR_FIELD_MASK)
#define DMA_IP_CH_DST_ADDR_DST_ADR_FIELD_SIZE                           (32U)

#define DMA_IP_CH_TRANSACTION_CTRL_REG                                  (0x28U)
#define DMA_IP_CH_TRANSACTION_CTRL_SRC_BL_FIELD_MASK                    (0x0FU)
#define DMA_IP_CH_TRANSACTION_CTRL_SRC_BL_FIELD_OFFSET                  (0U)
#define DMA_IP_CH_TRANSACTION_CTRL_SRC_BL_FIELD(x)                      (((uint32)(((uint32)(x)) << DMA_IP_CH_TRANSACTION_CTRL_SRC_BL_FIELD_OFFSET)) & DMA_IP_CH_TRANSACTION_CTRL_SRC_BL_FIELD_MASK)
#define DMA_IP_CH_TRANSACTION_CTRL_SRC_BL_FIELD_SIZE                    (4U)
#define DMA_IP_CH_TRANSACTION_CTRL_SRC_BSIZE_FIELD_MASK                 (0x70U)
#define DMA_IP_CH_TRANSACTION_CTRL_SRC_BSIZE_FIELD_OFFSET               (4U)
#define DMA_IP_CH_TRANSACTION_CTRL_SRC_BSIZE_FIELD(x)                   (((uint32)(((uint32)(x)) << DMA_IP_CH_TRANSACTION_CTRL_SRC_BSIZE_FIELD_OFFSET)) & DMA_IP_CH_TRANSACTION_CTRL_SRC_BSIZE_FIELD_MASK)
#define DMA_IP_CH_TRANSACTION_CTRL_SRC_BSIZE_FIELD_SIZE                 (3U)
#define DMA_IP_CH_TRANSACTION_CTRL_SRC_PSEL_FIELD_MASK                  (0x80U)
#define DMA_IP_CH_TRANSACTION_CTRL_SRC_PSEL_FIELD_OFFSET                (7U)
#define DMA_IP_CH_TRANSACTION_CTRL_SRC_PSEL_FIELD(x)                    (((uint32)(((uint32)(x)) << DMA_IP_CH_TRANSACTION_CTRL_SRC_PSEL_FIELD_OFFSET)) & DMA_IP_CH_TRANSACTION_CTRL_SRC_PSEL_FIELD_MASK)
#define DMA_IP_CH_TRANSACTION_CTRL_SRC_PSEL_FIELD_SIZE                  (1U)
#define DMA_IP_CH_TRANSACTION_CTRL_SRC_BST_TYPE_FIELD_MASK              (0x100U)
#define DMA_IP_CH_TRANSACTION_CTRL_SRC_BST_TYPE_FIELD_OFFSET            (8U)
#define DMA_IP_CH_TRANSACTION_CTRL_SRC_BST_TYPE_FIELD(x)                (((uint32)(((uint32)(x)) << DMA_IP_CH_TRANSACTION_CTRL_SRC_BST_TYPE_FIELD_OFFSET)) & DMA_IP_CH_TRANSACTION_CTRL_SRC_BST_TYPE_FIELD_MASK)
#define DMA_IP_CH_TRANSACTION_CTRL_SRC_BST_TYPE_FIELD_SIZE              (1U)
#define DMA_IP_CH_TRANSACTION_CTRL_SRC_STR_POL_FIELD_MASK               (0x200U)
#define DMA_IP_CH_TRANSACTION_CTRL_SRC_STR_POL_FIELD_OFFSET             (9U)
#define DMA_IP_CH_TRANSACTION_CTRL_SRC_STR_POL_FIELD(x)                 (((uint32)(((uint32)(x)) << DMA_IP_CH_TRANSACTION_CTRL_SRC_STR_POL_FIELD_OFFSET)) & DMA_IP_CH_TRANSACTION_CTRL_SRC_STR_POL_FIELD_MASK)
#define DMA_IP_CH_TRANSACTION_CTRL_SRC_STR_POL_FIELD_SIZE               (1U)
#define DMA_IP_CH_TRANSACTION_CTRL_SRC_PORT_FIELD_MASK                  (0xC00U)
#define DMA_IP_CH_TRANSACTION_CTRL_SRC_PORT_FIELD_OFFSET                (10U)
#define DMA_IP_CH_TRANSACTION_CTRL_SRC_PORT_FIELD(x)                    (((uint32)(((uint32)(x)) << DMA_IP_CH_TRANSACTION_CTRL_SRC_PORT_FIELD_OFFSET)) & DMA_IP_CH_TRANSACTION_CTRL_SRC_PORT_FIELD_MASK)
#define DMA_IP_CH_TRANSACTION_CTRL_SRC_PORT_FIELD_SIZE                  (2U)
#define DMA_IP_CH_TRANSACTION_CTRL_SRC_CACHE_FIELD_MASK                 (0xF000U)
#define DMA_IP_CH_TRANSACTION_CTRL_SRC_CACHE_FIELD_OFFSET               (12U)
#define DMA_IP_CH_TRANSACTION_CTRL_SRC_CACHE_FIELD(x)                   (((uint32)(((uint32)(x)) << DMA_IP_CH_TRANSACTION_CTRL_SRC_CACHE_FIELD_OFFSET)) & DMA_IP_CH_TRANSACTION_CTRL_SRC_CACHE_FIELD_MASK)
#define DMA_IP_CH_TRANSACTION_CTRL_SRC_CACHE_FIELD_SIZE                 (4U)
#define DMA_IP_CH_TRANSACTION_CTRL_DST_BL_FIELD_MASK                    (0xF0000U)
#define DMA_IP_CH_TRANSACTION_CTRL_DST_BL_FIELD_OFFSET                  (16U)
#define DMA_IP_CH_TRANSACTION_CTRL_DST_BL_FIELD(x)                      (((uint32)(((uint32)(x)) << DMA_IP_CH_TRANSACTION_CTRL_DST_BL_FIELD_OFFSET)) & DMA_IP_CH_TRANSACTION_CTRL_DST_BL_FIELD_MASK)
#define DMA_IP_CH_TRANSACTION_CTRL_DST_BL_FIELD_SIZE                    (4U)
#define DMA_IP_CH_TRANSACTION_CTRL_DST_BSIZE_FIELD_MASK                 (0x700000U)
#define DMA_IP_CH_TRANSACTION_CTRL_DST_BSIZE_FIELD_OFFSET               (20U)
#define DMA_IP_CH_TRANSACTION_CTRL_DST_BSIZE_FIELD(x)                   (((uint32)(((uint32)(x)) << DMA_IP_CH_TRANSACTION_CTRL_DST_BSIZE_FIELD_OFFSET)) & DMA_IP_CH_TRANSACTION_CTRL_DST_BSIZE_FIELD_MASK)
#define DMA_IP_CH_TRANSACTION_CTRL_DST_BSIZE_FIELD_SIZE                 (3U)
#define DMA_IP_CH_TRANSACTION_CTRL_DST_PSEL_FIELD_MASK                  (0x800000U)
#define DMA_IP_CH_TRANSACTION_CTRL_DST_PSEL_FIELD_OFFSET                (23U)
#define DMA_IP_CH_TRANSACTION_CTRL_DST_PSEL_FIELD(x)                    (((uint32)(((uint32)(x)) << DMA_IP_CH_TRANSACTION_CTRL_DST_PSEL_FIELD_OFFSET)) & DMA_IP_CH_TRANSACTION_CTRL_DST_PSEL_FIELD_MASK)
#define DMA_IP_CH_TRANSACTION_CTRL_DST_PSEL_FIELD_SIZE                  (1U)
#define DMA_IP_CH_TRANSACTION_CTRL_DST_BST_TYPE_FIELD_MASK              (0x1000000U)
#define DMA_IP_CH_TRANSACTION_CTRL_DST_BST_TYPE_FIELD_OFFSET            (24U)
#define DMA_IP_CH_TRANSACTION_CTRL_DST_BST_TYPE_FIELD(x)                (((uint32)(((uint32)(x)) << DMA_IP_CH_TRANSACTION_CTRL_DST_BST_TYPE_FIELD_OFFSET)) & DMA_IP_CH_TRANSACTION_CTRL_DST_BST_TYPE_FIELD_MASK)
#define DMA_IP_CH_TRANSACTION_CTRL_DST_BST_TYPE_FIELD_SIZE              (1U)
#define DMA_IP_CH_TRANSACTION_CTRL_DST_STR_POL_FIELD_MASK               (0x2000000U)
#define DMA_IP_CH_TRANSACTION_CTRL_DST_STR_POL_FIELD_OFFSET             (25U)
#define DMA_IP_CH_TRANSACTION_CTRL_DST_STR_POL_FIELD(x)                 (((uint32)(((uint32)(x)) << DMA_IP_CH_TRANSACTION_CTRL_DST_STR_POL_FIELD_OFFSET)) & DMA_IP_CH_TRANSACTION_CTRL_DST_STR_POL_FIELD_MASK)
#define DMA_IP_CH_TRANSACTION_CTRL_DST_STR_POL_FIELD_SIZE               (1U)
#define DMA_IP_CH_TRANSACTION_CTRL_DST_PORT_FIELD_MASK                  (0xC000000U)
#define DMA_IP_CH_TRANSACTION_CTRL_DST_PORT_FIELD_OFFSET                (26U)
#define DMA_IP_CH_TRANSACTION_CTRL_DST_PORT_FIELD(x)                    (((uint32)(((uint32)(x)) << DMA_IP_CH_TRANSACTION_CTRL_DST_PORT_FIELD_OFFSET)) & DMA_IP_CH_TRANSACTION_CTRL_DST_PORT_FIELD_MASK)
#define DMA_IP_CH_TRANSACTION_CTRL_DST_PORT_FIELD_SIZE                  (2U)
#define DMA_IP_CH_TRANSACTION_CTRL_DST_CACHE_FIELD_MASK                 (0xF0000000U)
#define DMA_IP_CH_TRANSACTION_CTRL_DST_CACHE_FIELD_OFFSET               (28U)
#define DMA_IP_CH_TRANSACTION_CTRL_DST_CACHE_FIELD(x)                   (((uint32)(((uint32)(x)) << DMA_IP_CH_TRANSACTION_CTRL_DST_CACHE_FIELD_OFFSET)) & DMA_IP_CH_TRANSACTION_CTRL_DST_CACHE_FIELD_MASK)
#define DMA_IP_CH_TRANSACTION_CTRL_DST_CACHE_FIELD_SIZE                 (4U)

#define DMA_IP_CH_DATA_BLOCK_CONFIG_REG                                 (0x2CU)
/* loop mode 0 */
#define DMA_IP_CH_DATA_BLK_CFG_BUF_SIZE_FIELD_MASK                      (0xFFFFFFU)
#define DMA_IP_CH_DATA_BLK_CFG_BUF_SIZE_FIELD_OFFSET                    (0U)
#define DMA_IP_CH_DATA_BLK_CFG_BUF_SIZE_FIELD(x)                        (((uint32)(((uint32)(x)) << DMA_IP_CH_DATA_BLK_CFG_BUF_SIZE_FIELD_OFFSET)) & DMA_IP_CH_DATA_BLK_CFG_BUF_SIZE_FIELD_MASK)
#define DMA_IP_CH_DATA_BLK_CFG_BUF_SIZE_FIELD_SIZE                      (24U)
/* loop mode 1 - Unifixed */
#define DMA_IP_CH_DATA_BLK_CFG_BUF_SIZE_LP1_BS_FIELD_MASK               (0xFFFU)
#define DMA_IP_CH_DATA_BLK_CFG_BUF_SIZE_LP1_BS_FIELD_OFFSET             (0U)
#define DMA_IP_CH_DATA_BLK_CFG_BUF_SIZE_LP1_BS_FIELD(x)                 (((uint32)(((uint32)(x)) << DMA_IP_CH_DATA_BLK_CFG_BUF_SIZE_LP1_BS_FIELD_OFFSET)) & DMA_IP_CH_DATA_BLK_CFG_BUF_SIZE_LP1_BS_FIELD_MASK)
#define DMA_IP_CH_DATA_BLK_CFG_BUF_SIZE_LP1_BS_FIELD_SIZE               (12U)
#define DMA_IP_CH_DATA_BLK_CFG_BUF_SIZE_LP1_LPCNT_FIELD_MASK            (0xFFF000U)
#define DMA_IP_CH_DATA_BLK_CFG_BUF_SIZE_LP1_LPCNT_FIELD_OFFSET          (12U)
#define DMA_IP_CH_DATA_BLK_CFG_BUF_SIZE_LP1_LPCNT_FIELD(x)              (((uint32)(((uint32)(x)) << DMA_IP_CH_DATA_BLK_CFG_BUF_SIZE_LP1_LPCNT_FIELD_OFFSET)) & DMA_IP_CH_DATA_BLK_CFG_BUF_SIZE_LP1_LPCNT_FIELD_MASK)
#define DMA_IP_CH_DATA_BLK_CFG_BUF_SIZE_LP1_LPCNT_FIELD_SIZE            (12U)
/* loop mode 2 - fixed */
#define DMA_IP_CH_DATA_BLK_CFG_BUF_SIZE_LP2_LPSIZ_FIELD_MASK            (0x0FU)
#define DMA_IP_CH_DATA_BLK_CFG_BUF_SIZE_LP2_LPSIZ_FIELD_OFFSET          (0U)
#define DMA_IP_CH_DATA_BLK_CFG_BUF_SIZE_LP2_LPSIZ_FIELD(x)              (((uint32)(((uint32)(x)) << DMA_IP_CH_DATA_BLK_CFG_BUF_SIZE_LP2_LPSIZ_FIELD_OFFSET)) & DMA_IP_CH_DATA_BLK_CFG_BUF_SIZE_LP2_LPSIZ_FIELD_MASK)
#define DMA_IP_CH_DATA_BLK_CFG_BUF_SIZE_LP2_LPSIZ_FIELD_SIZE            (4U)
#define DMA_IP_CH_DATA_BLK_CFG_BUF_SIZE_LP2_TTSIZFIELD_MASK             (0xFFFFF0U)
#define DMA_IP_CH_DATA_BLK_CFG_BUF_SIZE_LP2_TTSIZFIELD_OFFSET           (4U)
#define DMA_IP_CH_DATA_BLK_CFG_BUF_SIZE_LP2_TTSIZFIELD(x)               (((uint32)(((uint32)(x)) << DMA_IP_CH_DATA_BLK_CFG_BUF_SIZE_LP2_TTSIZFIELD_OFFSET)) & DMA_IP_CH_DATA_BLK_CFG_BUF_SIZE_LP2_TTSIZFIELD_MASK)
#define DMA_IP_CH_DATA_BLK_CFG_BUF_SIZE_LP2_TTSIZFIELD_SIZE             (20U)

#define DMA_IP_CH_DATA_BLK_CFG_LP_MOD_FIELD_MASK                        (0x3000000U)
#define DMA_IP_CH_DATA_BLK_CFG_LP_MOD_FIELD_OFFSET                      (24U)
#define DMA_IP_CH_DATA_BLK_CFG_LP_MOD_FIELD(x)                          (((uint32)(((uint32)(x)) << DMA_IP_CH_DATA_BLK_CFG_LP_MOD_FIELD_OFFSET)) & DMA_IP_CH_DATA_BLK_CFG_LP_MOD_FIELD_MASK)
#define DMA_IP_CH_DATA_BLK_CFG_LP_MOD_FIELD_SIZE                        (2U)
#define DMA_IP_CH_DATA_BLK_CFG_SWT_EVT_CTR_FIELD_MASK                   (0xC000000U)
#define DMA_IP_CH_DATA_BLK_CFG_SWT_EVT_CTR_FIELD_OFFSET                 (26U)
#define DMA_IP_CH_DATA_BLK_CFG_SWT_EVT_CTR_FIELD(x)                     (((uint32)(((uint32)(x)) << DMA_IP_CH_DATA_BLK_CFG_SWT_EVT_CTR_FIELD_OFFSET)) & DMA_IP_CH_DATA_BLK_CFG_SWT_EVT_CTR_FIELD_MASK)
#define DMA_IP_CH_DATA_BLK_CFG_SWT_EVT_CTR_FIELD_SIZE                   (2U)
#define DMA_IP_CH_DATA_BLK_CFG_SRC_STR_EN_FIELD_MASK                    (0x10000000U)
#define DMA_IP_CH_DATA_BLK_CFG_SRC_STR_EN_FIELD_OFFSET                  (28U)
#define DMA_IP_CH_DATA_BLK_CFG_SRC_STR_EN_FIELD(x)                       (((uint32)(((uint32)(x)) << DMA_IP_CH_DATA_BLK_CFG_SRC_STR_EN_FIELD_OFFSET)) & DMA_IP_CH_DATA_BLK_CFG_SRC_STR_EN_FIELD_MASK)
#define DMA_IP_CH_DATA_BLK_CFG_SRC_STR_EN_FIELD_SIZE                    (1U)
#define DMA_IP_CH_DATA_BLK_CFG_DST_STR_EN_FIELD_MASK                    (0x20000000U)
#define DMA_IP_CH_DATA_BLK_CFG_DST_STR_EN_FIELD_OFFSET                  (29U)
#define DMA_IP_CH_DATA_BLK_CFG_DST_STR_EN_FIELD(x)                      (((uint32)(((uint32)(x)) << DMA_IP_CH_DATA_BLK_CFG_DST_STR_EN_FIELD_OFFSET)) & DMA_IP_CH_DATA_BLK_CFG_DST_STR_EN_FIELD_MASK)
#define DMA_IP_CH_DATA_BLK_CFG_DST_STR_EN_FIELD_SIZE                    (1U)
#define DMA_IP_CH_DATA_BLK_CFG_BUF_MOD_FIELD_MASK                       (0xC0000000U)
#define DMA_IP_CH_DATA_BLK_CFG_BUF_MOD_FIELD_OFFSET                     (30U)
#define DMA_IP_CH_DATA_BLK_CFG_BUF_MOD_FIELD(x)                         (((uint32)(((uint32)(x)) << DMA_IP_CH_DATA_BLK_CFG_BUF_MOD_FIELD_OFFSET)) & DMA_IP_CH_DATA_BLK_CFG_BUF_MOD_FIELD_MASK)
#define DMA_IP_CH_DATA_BLK_CFG_BUF_MOD_VALUE(v)                         (((uint32)(((uint32)(v)) & DMA_IP_CH_DATA_BLK_CFG_BUF_MOD_FIELD_MASK)) >> DMA_IP_CH_DATA_BLK_CFG_BUF_MOD_FIELD_OFFSET)
#define DMA_IP_CH_DATA_BLK_CFG_BUF_MOD_FIELD_SIZE                       (2U)

#define DMA_IP_CH_OPERATION_MODE_REG                                    (0x30U)
#define DMA_IP_CH_OP_MOD_FLOW_CTR_FIELD_MASK                            (0x07U)
#define DMA_IP_CH_OP_MOD_FLOW_CTR_FIELD_OFFSET                          (0U)
#define DMA_IP_CH_OP_MOD_FLOW_CTR_FIELD(x)                              (((uint32)(((uint32)(x)) << DMA_IP_CH_OP_MOD_FLOW_CTR_FIELD_OFFSET)) & DMA_IP_CH_OP_MOD_FLOW_CTR_FIELD_MASK)
#define DMA_IP_CH_OP_MOD_FLOW_CTR_FIELD_SIZE                            (3U)
#define DMA_IP_CH_OP_MOD_REC_DATA_CRC_FIELD_MASK                        (0x08UL)
#define DMA_IP_CH_OP_MOD_REC_DATA_CRC_FIELD_OFFSET                      (3U)
#define DMA_IP_CH_OP_MOD_REC_DATA_CRC_EN_FIELD(x)                       (((uint32)(((uint32)(x)) << DMA_IP_CH_OP_MOD_REC_DATA_CRC_FIELD_OFFSET)) & DMA_IP_CH_OP_MOD_REC_DATA_CRC_FIELD_MASK)
#define DMA_IP_CH_OP_MOD_TR_MOD_FIELD_MASK                              (0x30U)
#define DMA_IP_CH_OP_MOD_TR_MOD_FIELD_OFFSET                            (4U)
#define DMA_IP_CH_OP_MOD_TR_MOD_FIELD(x)                                (((uint32)(((uint32)(x)) << DMA_IP_CH_OP_MOD_TR_MOD_FIELD_OFFSET)) & DMA_IP_CH_OP_MOD_TR_MOD_FIELD_MASK)
#define DMA_IP_CH_OP_MOD_TR_MOD_VALUE(v)                                (((uint32)(((uint32)(v)) & DMA_IP_CH_OP_MOD_TR_MOD_FIELD_MASK)) >> DMA_IP_CH_OP_MOD_TR_MOD_FIELD_OFFSET)
#define DMA_IP_CH_OP_MOD_TR_MOD_FIELD_SIZE                              (2U)
#define DMA_IP_CH_OP_MOD_MAD_CRC_MOD_FIELD_MASK                         (0xC0U)
#define DMA_IP_CH_OP_MOD_MAD_CRC_MOD_FIELD_OFFSET                       (6U)
#define DMA_IP_CH_OP_MOD_MAD_CRC_MOD_FIELD(x)                           (((uint32)(((uint32)(x)) << DMA_IP_CH_OP_MOD_MAD_CRC_MOD_FIELD_OFFSET)) & DMA_IP_CH_OP_MOD_MAD_CRC_MOD_FIELD_MASK)
#define DMA_IP_CH_OP_MOD_MAD_CRC_MOD_FIELD_SIZE                         (2U)
#define DMA_IP_CH_OP_MOD_DATA_CRC_MOD_FIELD_MASK                        (0x300U)
#define DMA_IP_CH_OP_MOD_DATA_CRC_MOD_FIELD_OFFSET                      (8U)
#define DMA_IP_CH_OP_MOD_DATA_CRC_MOD_FIELD(x)                          (((uint32)(((uint32)(x)) << DMA_IP_CH_OP_MOD_DATA_CRC_MOD_FIELD_OFFSET)) & DMA_IP_CH_OP_MOD_DATA_CRC_MOD_FIELD_MASK)
#define DMA_IP_CH_OP_MOD_DATA_CRC_MOD_FIELD_SIZE                        (2U)
#define DMA_IP_CH_OP_MOD_DATA_CRC_SEL_FIELD_MASK                        (0xC00U)
#define DMA_IP_CH_OP_MOD_DATA_CRC_SEL_FIELD_OFFSET                      (10U)
#define DMA_IP_CH_OP_MOD_DATA_CRC_SEL_FIELD(x)                          (((uint32)(((uint32)(x)) << DMA_IP_CH_OP_MOD_DATA_CRC_SEL_FIELD_OFFSET)) & DMA_IP_CH_OP_MOD_DATA_CRC_SEL_FIELD_MASK)
#define DMA_IP_CH_OP_MOD_DATA_CRC_SEL_FIELD_SIZE                        (2U)
#define DMA_IP_CH_OP_MOD_PTN_DET_MOD_FIELD_MASK                         (0x7000U)
#define DMA_IP_CH_OP_MOD_PTN_DET_MOD_FIELD_OFFSET                       (12U)
#define DMA_IP_CH_OP_MOD_PTN_DET_MOD_FIELD(x)                           (((uint32)(((uint32)(x)) << DMA_IP_CH_OP_MOD_PTN_DET_MOD_FIELD_OFFSET)) & DMA_IP_CH_OP_MOD_PTN_DET_MOD_FIELD_MASK)
#define DMA_IP_CH_OP_MOD_PTN_DET_MOD_FIELD_SIZE                         (3U)
#define DMA_IP_CH_OP_MOD_ACK_ASSERT_FIELD_MASK                          (0x8000U)
#define DMA_IP_CH_OP_MOD_ACK_ASSERT_FIELD_OFFSET                        (15U)
#define DMA_IP_CH_OP_MOD_ACK_ASSERT_FIELD(x)                            (((uint32)(((uint32)(x)) << DMA_IP_CH_OP_MOD_ACK_ASSERT_FIELD_OFFSET)) & DMA_IP_CH_OP_MOD_ACK_ASSERT_FIELD_MASK)
#define DMA_IP_CH_OP_MOD_ACK_ADDERT_FIELD_SIZE                          (1U)
#define DMA_IP_CH_OP_MOD_FST_MAD_FIELD_MASK                             (0x10000U)
#define DMA_IP_CH_OP_MOD_FST_MAD_FIELD_OFFSET                           (16U)
#define DMA_IP_CH_OP_MOD_FST_MAD_FIELD(x)                               (((uint32)(((uint32)(x)) << DMA_IP_CH_OP_MOD_FST_MAD_FIELD_OFFSET)) & DMA_IP_CH_OP_MOD_FST_MAD_FIELD_MASK)
#define DMA_IP_CH_OP_MOD_FST_MAD_FIELD_SIZE                             (1U)
#define DMA_IP_CH_OP_MOD_LST_MAD_FIELD_MASK                             (0x20000U)
#define DMA_IP_CH_OP_MOD_LST_MAD_FIELD_OFFSET                           (17U)
#define DMA_IP_CH_OP_MOD_LST_MAD_FIELD(x)                               (((uint32)(((uint32)(x)) << DMA_IP_CH_OP_MOD_LST_MAD_FIELD_OFFSET)) & DMA_IP_CH_OP_MOD_LST_MAD_FIELD_MASK)
#define DMA_IP_CH_OP_MOD_LST_MAD_FIELD_SIZE                             (1U)
#define DMA_IP_CH_OP_MOD_SRC_STR_SEL_FIELD_MAKS                         (0x40000U)
#define DMA_IP_CH_OP_MOD_SRC_STR_SEL_FIELD_OFFSET                       (18U)
#define DMA_IP_CH_OP_MOD_SRC_STR_SEL_FIELD(x)                           (((uint32)(((uint32)(x)) << DMA_IP_CH_OP_MOD_SRC_STR_SEL_FIELD_OFFSET)) & DMA_IP_CH_OP_MOD_SRC_STR_SEL_FIELD_MAKS)
#define DMA_IP_CH_OP_MOD_SRC_STR_SEL_FIELD_SIZE                         (1U)
#define DMA_IP_CH_OP_MOD_SRC_CORSE_STR_FIELD_MASK                       (0x780000U)
#define DMA_IP_CH_OP_MOD_SRC_CORSE_STR_FIELD_OFFSET                     (19U)
#define DMA_IP_CH_OP_MOD_SRC_CORSE_STR_FIELD(x)                         (((uint32)(((uint32)(x)) << DMA_IP_CH_OP_MOD_SRC_CORSE_STR_FIELD_OFFSET)) & DMA_IP_CH_OP_MOD_SRC_CORSE_STR_FIELD_MASK)
#define DMA_IP_CH_OP_MOD_SRC_CORSE_STR_FIELD_SIZE                       (4U)
#define DMA_IP_CH_OP_MOD_DST_STR_SEL_FIELD_MASK                         (0x800000U)
#define DMA_IP_CH_OP_MOD_DST_STR_SEL_FIELD_OFFSET                       (23U)
#define DMA_IP_CH_OP_MOD_DST_STR_SEL_FIELD(x)                           (((uint32)(((uint32)(x)) << DMA_IP_CH_OP_MOD_DST_STR_SEL_FIELD_OFFSET)) & DMA_IP_CH_OP_MOD_DST_STR_SEL_FIELD_MASK)
#define DMA_IP_CH_OP_MOD_DST_STR_SEL_FIELD_SIZE                         (1U)
#define DMA_IP_CH_OP_MOD_DST_CORSE_STR_FIELD_MASK                       (0xF000000U)
#define DMA_IP_CH_OP_MOD_DST_CORSE_STR_FIELD_OFFSET                     (24U)
#define DMA_IP_CH_OP_MOD_DST_CORSE_STR_FIELD(x)                         (((uint32)(((uint32)(x)) << DMA_IP_CH_OP_MOD_DST_CORSE_STR_FIELD_OFFSET)) & DMA_IP_CH_OP_MOD_DST_CORSE_STR_FIELD_MASK)
#define DMA_IP_CH_OP_MOD_DST_CORSE_STR_FIELD_SIZE                       (4U)
#define DMA_IP_CH_OP_MOD_HALT_EN_FIELD_MASK                             (0x10000000U)
#define DMA_IP_CH_OP_MOD_HALT_EN_FIELD_OFFSET                           (28U)
#define DMA_IP_CH_OP_MOD_HALT_EN_FIELD(x)                               (((uint32)(((uint32)(x)) << DMA_IP_CH_OP_MOD_HALT_EN_FIELD_OFFSET)) & DMA_IP_CH_OP_MOD_HALT_EN_FIELD_MASK)
#define DMA_IP_CH_OP_MOD_HALT_EN_FIELD_SIZE                             (1U)
#define DMA_IP_CH_OP_MOD_MAD_INTR_FIELD_MASK                            (0x20000000U)
#define DMA_IP_CH_OP_MOD_MAD_INTR_FIELD_OFFSET                          (29U)
#define DMA_IP_CH_OP_MOD_MAD_INTR_FIELD(x)                              (((uint32)(((uint32)(x)) << DMA_IP_CH_OP_MOD_MAD_INTR_FIELD_OFFSET)) & DMA_IP_CH_OP_MOD_MAD_INTR_FIELD_MASK)
#define DMA_IP_CH_OP_MOD_MAD_INTR_FIELD_SIZE                            (1U)
#define DMA_IP_CH_OP_MOD_TIG_MOD_FIELD_MASK                             (0xC0000000U)
#define DMA_IP_CH_OP_MOD_TIG_MOD_FIELD_OFFSET                           (30U)
#define DMA_IP_CH_OP_MOD_TIG_MOD_FIELD(x)                               (((uint32)(((uint32)(x)) << DMA_IP_CH_OP_MOD_TIG_MOD_FIELD_OFFSET)) & DMA_IP_CH_OP_MOD_TIG_MOD_FIELD_MASK)
#define DMA_IP_CH_OP_MOD_TIG_MOD_FIELD_SIZE                             (2U)

#define DMA_IP_CH_OPERATION_DATA_REG                                    (0x34U)
#define DMA_IP_CH_OP_DATA_OPD_FIELD_MASK                                (0xFFFFFFFFU)
#define DMA_IP_CH_OP_DATA_OPD_FIELD_OFFSET                              (0U)
#define DMA_IP_CH_OP_DATA_OPD_FIELD(x)                                  (((uint32)(((uint32)(x)) << DMA_IP_CH_OP_DATA_OPD_FIELD_OFFSET)) & DMA_IP_CH_OP_DATA_OPD_FIELD_MASK)
#define DMA_IP_CH_OP_DATA_OPD_FIELD_SIZE                                (32U)

#define DMA_IP_CH_MAD_CRC_REG                                           (0x38U)
#define DMA_IP_CH_MAD_CRC_MADCRC_FIELD_MASK                             (0xFFFFFFFFU)
#define DMA_IP_CH_MAD_CRC_MADCRC_FIELD_OFFSET                           (0U)
#define DMA_IP_CH_MAD_CRC_MADCRC_FIELD(x)                               (((uint32)(((uint32)(x)) << DMA_IP_CH_MAD_CRC_MADCRC_FIELD_OFFSET)) & DMA_IP_CH_MAD_CRC_MADCRC_FIELD_MASK)
#define DMA_IP_CH_MAD_CRC_MADCRC_FIELD_SIZE                             (32U)

#define DMA_IP_CH_LINK_ADDRESS_REG                                      (0x3CU)
#define DMA_IP_CH_LINK_ADDR_LLI_ADR_FIELD_MASK                          (0xFFFFFFFFU)
#define DMA_IP_CH_LINK_ADDR_LLI_ADR_FIELD_OFFSET                        (0U)
#define DMA_IP_CH_LINK_ADDR_LLI_ADR_FIELD(x)                            (((uint32)(((uint32)(x)) << DMA_IP_CH_LINK_ADDR_LLI_ADR_FIELD_OFFSET)) & DMA_IP_CH_LINK_ADDR_LLI_ADR_FIELD_MASK)
#define DMA_IP_CH_LINK_ADDR_LLI_ADR_FIELD_SIZE                          (32U)

#define DMA_IP_CH_SHADOW_SOURCE_ADDRESS_REG                             (0x40U)
#define DMA_IP_CH_SHD_SRC_ADDR_SHD_SRC_ADR_FIELD_OFFSET                 (0U)
#define DMA_IP_CH_SHD_SRC_ADDR_SHD_SRC_ADR_FIELD_SIZE                   (32U)

#define DMA_IP_CH_SHADOW_DESTINATION_ADDRESS_REG                        (0x44U)
#define DMA_IP_CH_SHD_DST_ADDR_SHD_DST_ADR_FIELD_OFFSET                 (0U)
#define DMA_IP_CH_SHD_DST_ADDR_SHD_DST_ADR_FIELD_SIZE                   (32U)

#define DMA_IP_CH_SHADOW_TRANSACTION_CONTROL_REG                        (0x48U)
#define DMA_IP_CH_SHD_TRANSACTION_CTRL_SHD_SRC_BL_FIELD_OFFSET          (0U)
#define DMA_IP_CH_SHD_TRANSACTION_CTRL_SHD_SRC_BL_FIELD_SIZE            (4U)
#define DMA_IP_CH_SHD_TRANSACTION_CTRL_SHD_SRC_BSIZE_FIELD_OFFSET       (4U)
#define DMA_IP_CH_SHD_TRANSACTION_CTRL_SHD_SRC_BSIZE_FIELD_SIZE         (3U)
#define DMA_IP_CH_SHD_TRANSACTION_CTRL_SHD_SRC_PSEL_FIELD_OFFSET        (7U)
#define DMA_IP_CH_SHD_TRANSACTION_CTRL_SHD_SRC_PSEL_FIELD_SIZE          (1U)
#define DMA_IP_CH_SHD_TRANSACTION_CTRL_SHD_SRC_BST_TYPE_FIELD_OFFSET    (8U)
#define DMA_IP_CH_SHD_TRANSACTION_CTRL_SHD_SRC_BST_TYPE_FIELD_SIZE      (1U)
#define DMA_IP_CH_SHD_TRANSACTION_CTRL_SHD_SRC_STR_POL_FIELD_OFFSET     (9U)
#define DMA_IP_CH_SHD_TRANSACTION_CTRL_SHD_SRC_STR_POL_FIELD_SIZE       (1U)
#define DMA_IP_CH_SHD_TRANSACTION_CTRL_SHD_SRC_PORT_FIELD_OFFSET        (10U)
#define DMA_IP_CH_SHD_TRANSACTION_CTRL_SHD_SRC_PORT_FIELD_SIZE          (2U)
#define DMA_IP_CH_SHD_TRANSACTION_CTRL_SHD_SRC_CACHE_FIELD_OFFSET       (12U)
#define DMA_IP_CH_SHD_TRANSACTION_CTRL_SHD_SRC_CACHE_FIELD_SIZE         (4U)
#define DMA_IP_CH_SHD_TRANSACTION_CTRL_SHD_DST_BL_FIELD_OFFSET          (16U)
#define DMA_IP_CH_SHD_TRANSACTION_CTRL_SHD_DST_BL_FIELD_SIZE            (4U)
#define DMA_IP_CH_SHD_TRANSACTION_CTRL_SHD_DST_BSIZE_FIELD_OFFSET       (20U)
#define DMA_IP_CH_SHD_TRANSACTION_CTRL_SHD_DST_BSIZE_FIELD_SIZE         (3U)
#define DMA_IP_CH_SHD_TRANSACTION_CTRL_SHD_DST_PSEL_FIELD_OFFSET        (23U)
#define DMA_IP_CH_SHD_TRANSACTION_CTRL_SHD_DST_PSEL_FIELD_SIZE          (1U)
#define DMA_IP_CH_SHD_TRANSACTION_CTRL_SHD_DST_BST_TYPE_FIELD_OFFSET    (24U)
#define DMA_IP_CH_SHD_TRANSACTION_CTRL_SHD_DST_BST_TYPE_FIELD_SIZE      (1U)
#define DMA_IP_CH_SHD_TRANSACTION_CTRL_SHD_DST_STR_POL_FIELD_OFFSET     (25U)
#define DMA_IP_CH_SHD_TRANSACTION_CTRL_SHD_DST_STR_POL_FIELD_SIZE       (1U)
#define DMA_IP_CH_SHD_TRANSACTION_CTRL_SHD_DST_PORT_FIELD_OFFSET        (26U)
#define DMA_IP_CH_SHD_TRANSACTION_CTRL_SHD_DST_PORT_FIELD_SIZE          (2U)
#define DMA_IP_CH_SHD_TRANSACTION_CTRL_SHD_DST_CACHE_FIELD_OFFSET       (28U)
#define DMA_IP_CH_SHD_TRANSACTION_CTRL_SHD_DST_CACHE_FIELD_SIZE         (4U)

#define DMA_IP_CH_SHADOW_DATA_BLOCK_REG                                 (0x4CU)
#define DMA_IP_CH_SHD_DATA_BLK_CFG_SHD_BUF_SIZE_FIELD_OFFSET            (0U)
#define DMA_IP_CH_SHD_DATA_BLK_CFG_SHD_BUF_SIZE_FIELD_SIZE              (24U)
#define DMA_IP_CH_SHD_DATA_BLK_CFG_SHD_LP_MOD_FIELD_OFFSET              (24U)
#define DMA_IP_CH_SHD_DATA_BLK_CFG_SHD_LP_MOD_FIELD_SIZE                (2U)
#define DMA_IP_CH_SHD_DATA_BLK_CFG_SHD_SWT_EVT_CTR_FIELD_OFFSET         (26U)
#define DMA_IP_CH_SHD_DATA_BLK_CFG_SHD_SWT_EVT_CTR_FIELD_SIZE           (2U)
#define DMA_IP_CH_SHD_DATA_BLK_CFG_SHD_SRC_STR_EN_FIELD_OFFSET          (28U)
#define DMA_IP_CH_SHD_DATA_BLK_CFG_SHD_SRC_STR_EN_FIELD_SIZE            (1U)
#define DMA_IP_CH_SHD_DATA_BLK_CFG_SHD_DST_STR_EN_FIELD_OFFSET          (29U)
#define DMA_IP_CH_SHD_DATA_BLK_CFG_SHD_DST_STR_EN_FIELD_SIZE            (1U)
#define DMA_IP_CH_SHD_DATA_BLK_CFG_SHD_BUF_MOD_FIELD_OFFSET             (30U)
#define DMA_IP_CH_SHD_DATA_BLK_CFG_SHD_BUF_MOD_FIELD_SIZE               (2U)

#define DMA_IP_CH_SHADOW_OPERATION_MODE_REG                             (0x50U)
#define DMA_IP_CH_SHD_OP_MOD_SHD_FLOW_CTR_FIELD_OFFSET                  (0U)
#define DMA_IP_CH_SHD_OP_MOD_SHD_FLOW_CTR_FIELD_SIZE                    (3U)
#define DMA_IP_CH_SHD_OP_MOD_SHD_TR_MOD_FIELD_OFFSET                    (4U)
#define DMA_IP_CH_SHD_OP_MOD_SHD_TR_MOD_FIELD_SIZE                      (2U)
#define DMA_IP_CH_SHD_OP_MOD_SHD_MAD_CRC_MOD_FIELD_OFFSET               (6U)
#define DMA_IP_CH_SHD_OP_MOD_SHD_MAD_CRC_MOD_FIELD_SIZE                 (2U)
#define DMA_IP_CH_SHD_OP_MOD_SHD_DATA_CRC_MOD_FIELD_OFFSET              (8U)
#define DMA_IP_CH_SHD_OP_MOD_SHD_DATA_CRC_MOD_FIELD_SIZE                (2U)
#define DMA_IP_CH_SHD_OP_MOD_SHD_DATA_CRC_SEL_FIELD_OFFSET              (10U)
#define DMA_IP_CH_SHD_OP_MOD_SHD_DATA_CRC_SEL_FIELD_SIZE                (2U)
#define DMA_IP_CH_SHD_OP_MOD_SHD_PTN_DET_MOD_FIELD_OFFSET               (12U)
#define DMA_IP_CH_SHD_OP_MOD_SHD_PTN_DET_MOD_FIELD_SIZE                 (3U)
#define DMA_IP_CH_SHD_OP_MOD_SHD_ACK_ASSERT_FIELD_OFFSET                (15U)
#define DMA_IP_CH_SHD_OP_MOD_SHD_ACK_ADDERT_FIELD_SIZE                  (1U)
#define DMA_IP_CH_SHD_OP_MOD_SHD_FST_MAD_FIELD_OFFSET                   (16U)
#define DMA_IP_CH_SHD_OP_MOD_SHD_FST_MAD_FIELD_SIZE                     (1U)
#define DMA_IP_CH_SHD_OP_MOD_SHD_LST_MAD_FIELD_OFFSET                   (17U)
#define DMA_IP_CH_SHD_OP_MOD_SHD_LST_MAD_FIELD_SIZE                     (1U)
#define DMA_IP_CH_SHD_OP_MOD_SHD_SRC_STR_SEL_FIELD_OFFSET               (18U)
#define DMA_IP_CH_SHD_OP_MOD_SHD_SRC_STR_SEL_FIELD_SIZE                 (1U)
#define DMA_IP_CH_SHD_OP_MOD_SHD_SRC_CORSE_STR_FIELD_OFFSET             (19U)
#define DMA_IP_CH_SHD_OP_MOD_SHD_SRC_CORSE_STR_FIELD_SIZE               (4U)
#define DMA_IP_CH_SHD_OP_MOD_SHD_DST_STR_SEL_FIELD_OFFSET               (23U)
#define DMA_IP_CH_SHD_OP_MOD_SHD_DST_STR_SEL_FIELD_SIZE                 (1U)
#define DMA_IP_CH_SHD_OP_MOD_SHD_DST_CORSE_STR_FIELD_OFFSET             (24U)
#define DMA_IP_CH_SHD_OP_MOD_SHD_DST_CORSE_STR_FIELD_SIZE               (4U)
#define DMA_IP_CH_SHD_OP_MOD_SHD_HALT_EN_FIELD_OFFSET                   (28U)
#define DMA_IP_CH_SHD_OP_MOD_SHD_HALT_EN_FIELD_SIZE                     (1U)
#define DMA_IP_CH_SHD_OP_MOD_SHD_MAD_INTR_FIELD_OFFSET                  (29U)
#define DMA_IP_CH_SHD_OP_MOD_SHD_MAD_INTR_FIELD_SIZE                    (1U)
#define DMA_IP_CH_SHD_OP_MOD_SHD_TIG_MOD_FIELD_OFFSET                   (30U)
#define DMA_IP_CH_SHD_OP_MOD_SHD_TIG_MOD_FIELD_SIZE                     (2U)

#define DMA_IP_CH_SHADOW_OPERATION_DATA_REG                             (0x54U)
#define DMA_IP_CH_SHD_OP_DATA_SHD_OPD_FIELD_OFFSET                      (0U)
#define DMA_IP_CH_SHD_OP_DATA_SHD_OPD_FIELD_SIZE                        (32U)

#define DMA_IP_CH_SHADOW_MAD_CRC_REG                                    (0x58U)
#define DMA_IP_CH_SHD_MAD_CRC_SHD_MADCRC_FIELD_OFFSET                   (0U)
#define DMA_IP_CH_SHD_MAD_CRC_SHD_MADCRC_FIELD_SIZE                     (32U)

#define DMA_IP_CH_SHADOW_LINK_ADDRESS_REG                               (0x5CU)
#define DMA_IP_CH_SHD_LINK_ADDR_SHD_LADR_FIELD_OFFSET                   (0U)
#define DMA_IP_CH_SHD_LINK_ADDR_SHD_LADR_FIELD_SIZE                     (32U)

#define DMA_IP_CH_STRIDE_CONFIG_REG                                     (0x60U)
#define DMA_IP_CH_STRIDE_CFG_SRC_FINE_STR_FIELD_MASK                    (0xFFFFU)
#define DMA_IP_CH_STRIDE_CFG_SRC_FINE_STR_FIELD_OFFSET                  (0U)
#define DMA_IP_CH_STRIDE_CFG_SRC_FINE_STR_FIELD(x)                      (((uint32)(((uint32)(x)) << DMA_IP_CH_STRIDE_CFG_SRC_FINE_STR_FIELD_OFFSET)) & DMA_IP_CH_STRIDE_CFG_SRC_FINE_STR_FIELD_MASK)
#define DMA_IP_CH_STRIDE_CFG_DST_FIEN_STR_FIELD_MASK                    (0xFFFF0000U)
#define DMA_IP_CH_STRIDE_CFG_DST_FIEN_STR_FIELD_OFFSET                  (16U)
#define DMA_IP_CH_STRIDE_CFG_DST_FINE_STR_FIELD(x)                      (((uint32)(((uint32)(x)) << DMA_IP_CH_STRIDE_CFG_DST_FIEN_STR_FIELD_OFFSET)) & DMA_IP_CH_STRIDE_CFG_DST_FIEN_STR_FIELD_MASK)

#define DMA_IP_CH_PATTERN_MATCH_CONFIG_REG                              (0x6CU)
#define DMA_IP_CH_PATTERN_MATCH_FIELD_OFFSET                            (0U)
#define DMA_IP_CH_PATTERN_MATCH_FIELD_SIZE                              (32U)

#define DMA_IP_CH_PATTERN_MASK_CONFIG_REG                               (0x70U)
#define DMA_IP_CH_PATTERN_MASK_FIELD_OFFSET                             (0U)
#define DMA_IP_CH_PATTERN_MASK_FIELD_SIZE                               (32U)

#define DMA_IP_CH_FOR_FLOW_CTRL_SRC_DST_REG1                            (0x74U)
#define DMA_IP_CH_FOR_FLOW_CTRL_SRC_DST_REG1_REG_FIELD_OFFSET           (0U)
#define DMA_IP_CH_FOR_FLOW_CTRL_SRC_DST_REG1_REG_FIELD_SIZE             (32U)

#define DMA_IP_CH_FOR_FLOW_CTRL_SRC_DST_REG2                            (0x78U)
#define DMA_IP_CH_FOR_FLOW_CTRL_SRC_DST_REG2_REG_FIELD_OFFSET           (0U)
#define DMA_IP_CH_FOR_FLOW_CTRL_SRC_DST_REG2_REG_FIELD_SIZE             (32U)

#define DMA_IP_CH_MAD_CRC_INITIAL_VALUE_REG                             (0x7CU)
#define DMA_IP_CH_MAD_CRC_INIT_VAL_INITVAL_FIELD_OFFSET                 (0U)
#define DMA_IP_CH_MAD_CRC_INIT_VAL_INITVAL_FIELD_SIZE                   (32U)

#define DMA_IP_CH_MAD_CRC_VALUE_REG                                     (0x80U)

#define DMA_IP_CH_DATA_TRANSFER_REG                                     (0x84U)
#define DMA_IP_CH_DATA_TR_DATA_NUM_FIELD_OFFSET                         (0U)
#define DMA_IP_CH_DATA_TR_DATA_NUM_FIELD_SIZE                           (23U)
#define DMA_IP_CH_DATA_TR_DATA_NUM_FIELD_MASK                           (0xFFFFFFU)
#define DMA_IP_CH_VMID_FIELD_OFFSET                                     (24U)
#define DMA_IP_CH_VMID_FIELD_SIZE                                       (4U)

#define DMA_IP_CH_SECOND_OPERATION_DATA_REG                             (0x88U)
#define DMA_IP_CH_SECOND_OP_DATA_OPD2_FIELD_MASK                        (0xFFFFFFFFU)
#define DMA_IP_CH_SECOND_OP_DATA_OPD2_FIELD_OFFSET                      (0U)
#define DMA_IP_CH_SECOND_OP_DATA_OPD2_FIELD(x)                          (((uint32)(((uint32)(x)) << DMA_IP_CH_SECOND_OP_DATA_OPD2_FIELD_OFFSET)) & DMA_IP_CH_SECOND_OP_DATA_OPD2_FIELD_MASK)
#define DMA_IP_CH_SECOND_OP_DATA_OPD2_FIELD_SIZE                        (32U)

#define DMA_IP_CH_INTERRUPT_ENABLE_REG                                  (0x90U)
#define DMA_IP_CH_INT_EN_HS_E2E_COR_ERR_INT_EN_FIELD_OFFSET             (0U)
#define DMA_IP_CH_INT_EN_HS_E2E_COR_ERR_INT_EN_FIELD_SIZE               (1U)
#define DMA_IP_CH_INT_EN_HS_E2E_UNC_ERR_INT_EN_FIELD_OFFSET             (1U)
#define DMA_IP_CH_INT_EN_HS_E2E_UNC_ERR_INT_EN_FIELD_SIZE               (1U)
#define DMA_IP_CH_INT_EN_CH_FIFO_ECC_COR_ERR_INT_EN_FIELD_OFFSET        (2U)
#define DMA_IP_CH_INT_EN_CH_FIFO_ECC_COR_ERR_INT_EN_FIELD_SIZE          (1U)
#define DMA_IP_CH_INT_EN_CH_FIFO_ECC_UNC_ERR_INT_EN_FIELD_OFFSET        (3U)
#define DMA_IP_CH_INT_EN_CH_FIFO_ECC_UNC_ERR_INT_EN_FIELD_SIZE          (1U)
#define DMA_IP_CH_INT_EN_AHB_RD_ERR_INT_EN_FIELD_OFFSET                 (4U)
#define DMA_IP_CH_INT_EN_AHB_RD_ERR_INT_EN_FIELD_SIZE                   (1U)
#define DMA_IP_CH_INT_EN_AHB_WR_ERR_INT_EN_FIELD_OFFSET                 (5U)
#define DMA_IP_CH_INT_EN_AHB_WR_ERR_INT_EN_FIELD_SIZE                   (1U)
#define DMA_IP_CH_INT_EN_AXI_RD_ERR_INT_EN_FIELD_OFFSET                 (6U)
#define DMA_IP_CH_INT_EN_AXI_RD_ERR_INT_EN_FIELD_SIZE                   (1U)
#define DMA_IP_CH_INT_EN_AXI_WR_ERR_INT_EN_FIELD_OFFSET                 (7U)
#define DMA_IP_CH_INT_EN_AXI_WR_ERR_INT_EN_FIELD_SIZE                   (1U)
#define DMA_IP_CH_INT_EN_CH_LINK_ERR_INT_EN_FIELD_OFFSET                (8U)
#define DMA_IP_CH_INT_EN_CH_LINK_ERR_INT_EN_FIELD_SIZE                  (1U)
#define DMA_IP_CH_INT_EN_MAD_CRC_ERR_INT_EN_FIELD_OFFSET                (9U)
#define DMA_IP_CH_INT_EN_MAD_CRC_ERR_INT_EN_FIELD_SIZE                  (1U)
#define DMA_IP_CH_INT_EN_FW_RD_ERR_INT_EN_FIELD_OFFSET                  (10U)
#define DMA_IP_CH_INT_EN_FW_RD_ERR_INT_EN_FIELD_SIZE                    (1U)
#define DMA_IP_CH_INT_EN_FW_WR_ERR_INT_EN_FIELD_OFFSET                  (11U)
#define DMA_IP_CH_INT_EN_FW_WR_ERR_INT_EN_FIELD_SIZE                    (1U)
#define DMA_IP_CH_INT_EN_DATA_CRC_ERR_INT_EN_FIELD_OFFSET               (12U)
#define DMA_IP_CH_INT_EN_DATA_CRC_ERR_INT_EN_FIELD_SIZE                 (1U)
#define DMA_IP_CH_INT_EN_PTERN_DET_INT_EN_FIELD_OFFSET                  (13U)
#define DMA_IP_CH_INT_EN_PTERN_DET_INT_EN_FIELD_SIZE                    (1U)
#define DMA_IP_CH_INT_EN_LST_MAD_DONE_INT_EN_FIELD_OFFSET               (14U)
#define DMA_IP_CH_INT_EN_LST_MAD_DONE_INT_EN_FIELD_SIZE                 (1U)
#define DMA_IP_CH_INT_EN_EVRY_MAD_DONE_INT_EN_FIELD_OFFSET              (15U)
#define DMA_IP_CH_INT_EN_EVRY_MAD_DONE_INT_EN_FIELD_SIZE                (1U)
#define DMA_IP_CH_INT_EN_CH_STOP_INT_EN_FIELD_OFFSET                    (16U)
#define DMA_IP_CH_INT_EN_CH_STOP_INT_EN_FIELD_SIZE                      (1U)
#define DMA_IP_CH_INT_EN_CH_FLUSH_INT_EN_FIELD_OFFSET                   (17U)
#define DMA_IP_CH_INT_EN_CH_FLUSH_INT_EN_FIELD_SIZE                     (1U)
#define DMA_IP_CH_INT_EN_REQ_FLUSH_INT_EN_FIELD_OFFSET                  (18U)
#define DMA_IP_CH_INT_EN_REQ_FLUSH_INT_EN_FIELD_SIZE                    (1U)
#define DMA_IP_CH_INT_EN_CH_HALT_INT_EN_FIELD_OFFSET                    (19U)
#define DMA_IP_CH_INT_EN_CH_HALT_INT_EN_FIELD_SIZE                      (1U)
#define DMA_IP_CH_INT_EN_CH_ABORT_INT_EN_FIELD_OFFSET                   (20U)
#define DMA_IP_CH_INT_EN_CH_ABORT_INT_EN_FIELD_SIZE                     (1U)
#define DMA_IP_CH_INT_EN_REQ_TO_INT_EN_FIELD_OFFSET                     (21U)
#define DMA_IP_CH_INT_EN_REQ_TO_INT_EN_FIELD_SIZE                       (1U)
#define DMA_IP_CH_INT_EN_SWT_EVT_INT_EN_FIELD_OFFSET                    (22U)
#define DMA_IP_CH_INT_EN_SWT_EVT_INT_EN_FIELD_SIZE                      (1U)
#define DMA_IP_CH_INT_EN_HS_COMP_INT_EN_FIELD_OFFSET                    (23U)
#define DMA_IP_CH_INT_EN_HS_COMP_INT_EN_FIELD_SIZE                      (1U)
#define DMA_IP_CH_INT_EN_PTERN_POL_MISMATCH_INT_EN_FIELD_OFFSET         (24U)
#define DMA_IP_CH_INT_EN_PTERN_POL_MISMATCH_INT_EN_FIELD_SIZE           (1U)
#define DMA_IP_CH_INT_EN_HS_E2E_FATAL_ERR_INT_EN_FIELD_OFFSET           (25U)
#define DMA_IP_CH_INT_EN_HS_E2E_FATAL_ERR_INT_EN_FIELD_SIZE             (1U)
#define DMA_IP_CH_INT_EN_AXI_OT_UTID_ERR_INT_EN_FIELD_OFFSET            (26U)
#define DMA_IP_CH_INT_EN_AXI_OT_UTID_ERR_INT_EN_FIELD_SIZE              (1U)
#define DMA_IP_CH_INT_EN_PROG_SEQ_ERR_INT_EN_FIELD_OFFSET               (27U)
#define DMA_IP_CH_INT_EN_PROG_SEQ_ERR_INT_EN_FIELD_SIZE                 (1U)

#define DMA_IP_CH_INTERRUPT_CLEAR_REG                                   (0x94U)
#define DMA_IP_CH_INT_CLR_HS_E2E_COR_ERR_INT_CLR_FIELD_OFFSET           (0U)
#define DMA_IP_CH_INT_CLR_HS_E2E_COR_ERR_INT_CLR_FIELD_SIZE             (1U)
#define DMA_IP_CH_INT_CLR_HS_E2E_UNC_ERR_INT_CLR_FIELD_OFFSET           (1U)
#define DMA_IP_CH_INT_CLR_HS_E2E_UNC_ERR_INT_CLR_FIELD_SIZE             (1U)
#define DMA_IP_CH_INT_CLR_CH_FIFO_ECC_COR_ERR_INT_CLR_FIELD_OFFSET      (2U)
#define DMA_IP_CH_INT_CLR_CH_FIFO_ECC_COR_ERR_INT_CLR_FIELD_SIZE        (1U)
#define DMA_IP_CH_INT_CLR_CH_FIFO_ECC_UNC_ERR_INT_CLR_FIELD_OFFSET      (3U)
#define DMA_IP_CH_INT_CLR_CH_FIFO_ECC_UNC_ERR_INT_CLR_FIELD_SIZE        (1U)
#define DMA_IP_CH_INT_CLR_AHB_RD_ERR_INT_CLR_FIELD_OFFSET               (4U)
#define DMA_IP_CH_INT_CLR_AHB_RD_ERR_INT_CLR_FIELD_SIZE                 (1U)
#define DMA_IP_CH_INT_CLR_AHB_WR_ERR_INT_CLR_FIELD_OFFSET               (5U)
#define DMA_IP_CH_INT_CLR_AHB_WR_ERR_INT_CLR_FIELD_SIZE                 (1U)
#define DMA_IP_CH_INT_CLR_AXI_RD_ERR_INT_CLR_FIELD_OFFSET               (6U)
#define DMA_IP_CH_INT_CLR_AXI_RD_ERR_INT_CLR_FIELD_SIZE                 (1U)
#define DMA_IP_CH_INT_CLR_AXI_WR_ERR_INT_CLR_FIELD_OFFSET               (7U)
#define DMA_IP_CH_INT_CLR_AXI_WR_ERR_INT_CLR_FIELD_SIZE                 (1U)
#define DMA_IP_CH_INT_CLR_CH_LINK_ERR_INT_CLR_FIELD_OFFSET              (8U)
#define DMA_IP_CH_INT_CLR_CH_LINK_ERR_INT_CLR_FIELD_SIZE                (1U)
#define DMA_IP_CH_INT_CLR_MAD_CRC_ERR_INT_CLR_FIELD_OFFSET              (9U)
#define DMA_IP_CH_INT_CLR_MAD_CRC_ERR_INT_CLR_FIELD_SIZE                (1U)
#define DMA_IP_CH_INT_CLR_FW_RD_ERR_INT_CLR_FIELD_OFFSET                (10U)
#define DMA_IP_CH_INT_CLR_FW_RD_ERR_INT_CLR_FIELD_SIZE                  (1U)
#define DMA_IP_CH_INT_CLR_FW_WR_ERR_INT_CLR_FIELD_OFFSET                (11U)
#define DMA_IP_CH_INT_CLR_FW_WR_ERR_INT_CLR_FIELD_SIZE                  (1U)
#define DMA_IP_CH_INT_CLR_DATA_CRC_ERR_INT_CLR_FIELD_OFFSET             (12U)
#define DMA_IP_CH_INT_CLR_DATA_CRC_ERR_INT_CLR_FIELD_SIZE               (1U)
#define DMA_IP_CH_INT_CLR_PTERN_DET_INT_CLR_FIELD_OFFSET                (13U)
#define DMA_IP_CH_INT_CLR_PTERN_DET_INT_CLR_FIELD_SIZE                  (1U)
#define DMA_IP_CH_INT_CLR_LST_MAD_DONE_INT_CLR_FIELD_OFFSET             (14U)
#define DMA_IP_CH_INT_CLR_LST_MAD_DONE_INT_CLR_FIELD_SIZE               (1U)
#define DMA_IP_CH_INT_CLR_EVRY_MAD_DONE_INT_CLR_FIELD_OFFSET            (15U)
#define DMA_IP_CH_INT_CLR_EVRY_MAD_DONE_INT_CLR_FIELD_SIZE              (1U)
#define DMA_IP_CH_INT_CLR_CH_STOP_INT_CLR_FIELD_OFFSET                  (16U)
#define DMA_IP_CH_INT_CLR_CH_STOP_INT_CLR_FIELD_SIZE                    (1U)
#define DMA_IP_CH_INT_CLR_CH_FLUSH_INT_CLR_FIELD_OFFSET                 (17U)
#define DMA_IP_CH_INT_CLR_CH_FLUSH_INT_CLR_FIELD_SIZE                   (1U)
#define DMA_IP_CH_INT_CLR_REQ_FLUSH_INT_CLR_FIELD_OFFSET                (18U)
#define DMA_IP_CH_INT_CLR_REQ_FLUSH_INT_CLR_FIELD_SIZE                  (1U)
#define DMA_IP_CH_INT_CLR_CH_HALT_INT_CLR_FIELD_OFFSET                  (19U)
#define DMA_IP_CH_INT_CLR_CH_HALT_INT_CLR_FIELD_SIZE                    (1U)
#define DMA_IP_CH_INT_CLR_CH_ABORT_INT_CLR_FIELD_OFFSET                 (20U)
#define DMA_IP_CH_INT_CLR_CH_ABORT_INT_CLR_FIELD_SIZE                   (1U)
#define DMA_IP_CH_INT_CLR_REQ_TO_INT_CLR_FIELD_OFFSET                   (21U)
#define DMA_IP_CH_INT_CLR_REQ_TO_INT_CLR_FIELD_SIZE                     (1U)
#define DMA_IP_CH_INT_CLR_SWT_EVT_INT_CLR_FIELD_OFFSET                  (22U)
#define DMA_IP_CH_INT_CLR_SWT_EVT_INT_CLR_FIELD_SIZE                    (1U)
#define DMA_IP_CH_INT_CLR_HS_COMP_INT_CLR_FIELD_OFFSET                  (23U)
#define DMA_IP_CH_INT_CLR_HS_COMP_INT_CLR_FIELD_SIZE                    (1U)
#define DMA_IP_CH_INT_CLR_PTERN_POL_MISMATCH_INT_CLR_FIELD_OFFSET       (24U)
#define DMA_IP_CH_INT_CLR_PTERN_POL_MISMATCH_INT_CLR_FIELD_SIZE         (1U)
#define DMA_IP_CH_INT_CLR_HS_E2E_FATAL_ERR_INT_CLR_FIELD_OFFSET         (25U)
#define DMA_IP_CH_INT_CLR_HS_E2E_FATAL_ERR_INT_CLR_FIELD_SIZE           (1U)
#define DMA_IP_CH_INT_CLR_AXI_OT_UTID_ERR_INT_CLR_FIELD_OFFSET          (26U)
#define DMA_IP_CH_INT_CLR_AXI_OT_UTID_ERR_INT_CLR_FIELD_SIZE            (1U)
#define DMA_IP_CH_INT_CLR_PROG_SEQ_ERR_INT_CLR_FIELD_OFFSET             (27U)
#define DMA_IP_CH_INT_CLR_PROG_SEQ_ERR_INT_CLR_FIELD_SIZE               (1U)

#define DMA_IP_CH_INTERRUPT_STATUS_REG                                  (0x98U)
#define DMA_IP_CH_INT_STAT_HS_E2E_COR_ERR_INT_STAT_FIELD_OFFSET         (0U)
#define DMA_IP_CH_INT_STAT_HS_E2E_COR_ERR_INT_STAT_FIELD_SIZE           (1U)
#define DMA_IP_CH_INT_STAT_HS_E2E_UNC_ERR_INT_STAT_FIELD_OFFSET         (1U)
#define DMA_IP_CH_INT_STAT_HS_E2E_UNC_ERR_INT_STAT_FIELD_SIZE           (1U)
#define DMA_IP_CH_INT_STAT_CH_FIFO_ECC_COR_ERR_INT_STAT_FIELD_OFFSET    (2U)
#define DMA_IP_CH_INT_STAT_CH_FIFO_ECC_COR_ERR_INT_STAT_FIELD_SIZE      (1U)
#define DMA_IP_CH_INT_STAT_CH_FIFO_ECC_UNC_ERR_INT_STAT_FIELD_OFFSET    (3U)
#define DMA_IP_CH_INT_STAT_CH_FIFO_ECC_UNC_ERR_INT_STAT_FIELD_SIZE      (1U)
#define DMA_IP_CH_INT_STAT_AHB_RD_ERR_INT_STAT_FIELD_OFFSET             (4U)
#define DMA_IP_CH_INT_STAT_AHB_RD_ERR_INT_STAT_FIELD_SIZE               (1U)
#define DMA_IP_CH_INT_STAT_AHB_WR_ERR_INT_STAT_FIELD_OFFSET             (5U)
#define DMA_IP_CH_INT_STAT_AHB_WR_ERR_INT_STAT_FIELD_SIZE               (1U)
#define DMA_IP_CH_INT_STAT_AXI_RD_ERR_INT_STAT_FIELD_OFFSET             (6U)
#define DMA_IP_CH_INT_STAT_AXI_RD_ERR_INT_STAT_FIELD_SIZE               (1U)
#define DMA_IP_CH_INT_STAT_AXI_WR_ERR_INT_STAT_FIELD_OFFSET             (7U)
#define DMA_IP_CH_INT_STAT_AXI_WR_ERR_INT_STAT_FIELD_SIZE               (1U)
#define DMA_IP_CH_INT_STAT_CH_LINK_ERR_INT_STAT_FIELD_OFFSET            (8U)
#define DMA_IP_CH_INT_STAT_CH_LINK_ERR_INT_STAT_FIELD_SIZE              (1U)
#define DMA_IP_CH_INT_STAT_MAD_CRC_ERR_INT_STAT_FIELD_OFFSET            (9U)
#define DMA_IP_CH_INT_STAT_MAD_CRC_ERR_INT_STAT_FIELD_SIZE              (1U)
#define DMA_IP_CH_INT_STAT_FW_RD_ERR_INT_STAT_FIELD_OFFSET              (10U)
#define DMA_IP_CH_INT_STAT_FW_RD_ERR_INT_STAT_FIELD_SIZE                (1U)
#define DMA_IP_CH_INT_STAT_FW_WR_ERR_INT_STAT_FIELD_OFFSET              (11U)
#define DMA_IP_CH_INT_STAT_FW_WR_ERR_INT_STAT_FIELD_SIZE                (1U)
#define DMA_IP_CH_INT_STAT_DATA_CRC_ERR_INT_STAT_FIELD_OFFSET           (12U)
#define DMA_IP_CH_INT_STAT_DATA_CRC_ERR_INT_STAT_FIELD_SIZE             (1U)
#define DMA_IP_CH_INT_STAT_PTERN_DET_INT_STAT_FIELD_OFFSET              (13U)
#define DMA_IP_CH_INT_STAT_PTERN_DET_INT_STAT_FIELD_SIZE                (1U)
#define DMA_IP_CH_INT_STAT_LST_MAD_DONE_INT_STAT_FIELD_OFFSET           (14U)
#define DMA_IP_CH_INT_STAT_LST_MAD_DONE_INT_STAT_FIELD_SIZE             (1U)
#define DMA_IP_CH_INT_STAT_EVRY_MAD_DONE_INT_STAT_FIELD_OFFSET          (15U)
#define DMA_IP_CH_INT_STAT_EVRY_MAD_DONE_INT_STAT_FIELD_SIZE            (1U)
#define DMA_IP_CH_INT_STAT_CH_STOP_INT_STAT_FIELD_OFFSET                (16U)
#define DMA_IP_CH_INT_STAT_CH_STOP_INT_STAT_FIELD_SIZE                  (1U)
#define DMA_IP_CH_INT_STAT_CH_FLUSH_INT_STAT_FIELD_OFFSET               (17U)
#define DMA_IP_CH_INT_STAT_CH_FLUSH_INT_STAT_FIELD_SIZE                 (1U)
#define DMA_IP_CH_INT_STAT_REQ_FLUSH_INT_STAT_FIELD_OFFSET              (18U)
#define DMA_IP_CH_INT_STAT_REQ_FLUSH_INT_STAT_FIELD_SIZE                (1U)
#define DMA_IP_CH_INT_STAT_CH_HALT_INT_STAT_FIELD_OFFSET                (19U)
#define DMA_IP_CH_INT_STAT_CH_HALT_INT_STAT_FIELD_SIZE                  (1U)
#define DMA_IP_CH_INT_STAT_CH_ABORT_INT_STAT_FIELD_OFFSET               (20U)
#define DMA_IP_CH_INT_STAT_CH_ABORT_INT_STAT_FIELD_SIZE                 (1U)
#define DMA_IP_CH_INT_STAT_REQ_TO_INT_STAT_FIELD_OFFSET                 (21U)
#define DMA_IP_CH_INT_STAT_REQ_TO_INT_STAT_FIELD_SIZE                   (1U)
#define DMA_IP_CH_INT_STAT_SWT_EVT_INT_STAT_FIELD_OFFSET                (22U)
#define DMA_IP_CH_INT_STAT_SWT_EVT_INT_STAT_FIELD_SIZE                  (1U)
#define DMA_IP_CH_INT_STAT_HS_COMP_INT_STAT_FIELD_OFFSET                (23U)
#define DMA_IP_CH_INT_STAT_HS_COMP_INT_STAT_FIELD_SIZE                  (1U)
#define DMA_IP_CH_INT_STAT_PTERN_POL_MISMATCH_INT_STAT_FIELD_OFFSET     (24U)
#define DMA_IP_CH_INT_STAT_PTERN_POL_MISMATCH_INT_STAT_FIELD_SIZE       (1U)
#define DMA_IP_CH_INT_STAT_HS_E2E_FATAL_ERR_INT_STAT_FIELD_OFFSET       (25U)
#define DMA_IP_CH_INT_STAT_HS_E2E_FATAL_ERR_INT_STAT_FIELD_SIZE         (1U)
#define DMA_IP_CH_INT_STAT_AXI_OT_UTID_ERR_INT_STAT_FIELD_OFFSET        (26U)
#define DMA_IP_CH_INT_STAT_AXI_OT_UTID_ERR_INT_STAT_FIELD_SIZE          (1U)
#define DMA_IP_CH_INT_STAT_PROG_SEQ_ERR_INT_STAT_FIELD_OFFSET           (27U)
#define DMA_IP_CH_INT_STAT_PROG_SEQ_ERR_INT_STAT_FIELD_SIZE             (1U)

#define DMA_IP_CH_INTERRUPT_ERROR_INJECT_REG                            (0x9CU)
#define DMA_IP_CH_INT_ERR_INJ_ERR_INJ_FIELD_OFFSET                      (0U)
#define DMA_IP_CH_INT_ERR_INJ_ERR_INJ_FIELD_SIZE                        (1U)
#define DMA_IP_CH_INT_ERR_INJ_ERR_INJ_EN_FIELD_OFFSET                   (1U)
#define DMA_IP_CH_INT_ERR_INJ_ERR_INJ_EN_FIELD_SIZE                     (1U)

#define DMA_IP_CH_HANDSHAKE_ERROR_INJECT_REG                            (0x100U)
#define DMA_IP_CH_HS_ERR_INJ_HS_EJ_EN_FIELD_OFFSET                      (0U)
#define DMA_IP_CH_HS_ERR_INJ_HS_EJ_EN_FIELD_SIZE                        (1U)
#define DMA_IP_CH_HS_ERR_INJ_DMA_BW_CODE_INJ_FIELD_OFFUSET              (1U)
#define DMA_IP_CH_HS_ERR_INJ_DMA_BW_CODE_INJ_FIELD_SIZE                 (4U)
#define DMA_IP_CH_HS_ERR_INJ_DMA_BW_DATA_INJ_FIELD_OFFSET               (5U)
#define DMA_IP_CH_HS_ERR_INJ_DMA_BW_DATA_INJ_FIELD_SIZE                 (4U)
#define DMA_IP_CH_HS_ERR_INJ_DMA_FW_CODE_NJ_FIELD_OFFSET                (9U)
#define DMA_IP_CH_HS_ERR_INJ_DMA_FW_CODE_NJ_FIELD_SIZE                  (4U)
#define DMA_IP_CH_HS_ERR_INJ_DMA_FW_DATA_INJ_FIELD_OFFSET               (13U)
#define DMA_IP_CH_HS_ERR_INJ_DMA_FW_DATA_INJ_FIELD_SIZE                 (4U)

#define DMA_IP_CH_LINK_STATUS_1_REG                                     (0x104U)
#define DMA_IP_CH_LINK_STAT1_CH_LINK_REQ_OUT_FIELD_OFFSET               (0U)
#define DMA_IP_CH_LINK_STAT1_CH_LINK_REQ_OUT_FIELD_SIZE                 (24U)

#define DMA_IP_CH_LINK_STATUS_2_REG                                     (0x108U)
#define DMA_IP_CH_LINK_STAT2_CH_LINK_REQ_IN_FIELD_OFFSET                (0U)
#define DMA_IP_CH_LINK_STAT2_CH_LINK_REQ_IN_FIELD_SIZE                  (24U)
/********************************************************************************************************
 *                                  Global Types definition                                             *
 *******************************************************************************************************/

#ifdef __cplusplus
}
#endif

#endif /* DMA_REG_H */
/* End of file */
